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脉冲异步时序逻辑电路的设计


2017-04-28 12:10   点击:55
                        脉冲异步时序逻辑电路的设计方法与同步时序逻辑电路基本相同,设计过程中主要注意如下几点:
  ① 当采用时钟控制触发器作为存储元件时,由于触发器的时钟端被作为激励函数处理,从而使激励函数的确定变得更加灵活。通常根据状态转移要求,恰当地对触发器时钟端和输入端进行处理,有利于激励函数的化简。
  ② 由于电路不允许两个或两个以上输入同时为1(用1表示有脉冲出现),所以,在形成原始状态图和原始状态表时,对于n个输入,只需考虑n种输入取值下的状态转移关系;在确定激励函数时,对两个或两个以上输入为1的情况,可作为无关条件处理。
  ③ 当输入端无脉冲出现时,应保证电路状态不变。

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